Vesolje in zemeljske tirnice postajajo vedno bolj cenovno dostopno in zanimivo okolje tako za podjetja kot raziskovalne inštitucije.
Za slednje so še posebej zanimive zemeljske tirnice, saj omogočajo proučevanje odziva narave glede na industrijsko aktivnost na Zemlji, raziskovanje samega vesolja ter preizkušanje zanesljivosti komponent v ionizirajočem okolju.
V sredini prejšnjega stoletja se je pričelo raziskovanje vesolja, posledično pa tudi tekma za vesolje med takratnima svetovnima velesilama Združenimi državami Amerike in Sovjetsko zvezo. Na začetku tekme za vesolje so bile zemeljske tirnice zelo zanimive za vojaško industrijo, saj so v veliki meri utirili satelite, s katerimi so lahko nadzorovali razvoj nasprotujoče se strani. V času tekme za vesolje je bil razvoj vesoljskih tehnologij zelo drag, toda z novo pridobljenimi znanji o vesolju in njegovem okolju, je tehnologija namenjena vesoljskim aplikacijam postala vedno bolj dostopna za raziskovalne namene našega planeta, njenega ozračja ter ostalih objektov in planetov, ki se gibljejo v našem osončju. Kot posledica razvoja novih tehnologij, se je razvila tudi miniaturizacija elektronskih komponent, kot so integrirana elektronska vezja. Cenovna dostopnost elektronskih komponent in njihova miniaturizacija je univerzam in industriji odprla nove možnosti pri raziskovanju vesolja in zemeljskih tirnic.
Novo raziskovalno okolje študentom omogoča sodelovanje pri razvoju novih satelitov, saj lahko sodelujejo na vseh nivojih razvoja določenega satelita od raziskovalnega cilja vesoljske misije, idejne zasnove arhitekture satelita in njegove integracije v končno celoto. Zadnji trendi velikosti satelitov gredo v smeri nanosatelitov, katerega najmanjša velikost je 100 x 100 x 100 milimetrov, omenjena velikost pa predstavlja eno enoto nanosatelita. Pionir v Sloveniji pri razvoju novih vesoljskih tehnologij in nanosatelitov je Univerza v Mariboru Fakulteta za Elektrotehniko, Računalništvo in Informatiko (FERI), kjer so v Laboratoriju za Elektronske in Informacijske Sisteme (LEIS) razvili in sestavili prvi slovenski nanosatelit TRISAT, ki je v zemeljsko orbito poletel septembra 2020 iz Kouroua, Francoske Gvajane. Omenjeni satelit je sestavljen iz treh nanosatelitskih enot. Na krovu satelita je mogoče najti osnovne komponente za komunikacijo z zemeljskim segmentom, baterije, ki se polnijo preko sončnih celic ter hiperspektralno infrardečo kamero za zaznavanje zemeljskega površja.
Misija TRISAT-R in njen namen
Z uspešno utirjeno misijo TRISAT v zemeljsko tirnico na višini 550 km, so inženirji in raziskovalci na Fakulteti za elektrotehniko, računalništvo in informatiko dobili dodatno motivacijo, da gredo v še višje zemeljske tirnice in tako je prišlo do nove vesoljske misije imenovane TRISAT-R. TRISAT-R misija bo utirjena v srednjo zemeljsko tirnico na višino 6000 kilometrov, satelit bo poletel na krovu novo razvite rakete VegaC iz Kouroua. Namen misije TRISAT-R, kot že črka »R« namiguje, je merjenje vplivov ionizirajočega okolja ionosfere in vpliv le-tega na delovanje digitalnih integriranih vezji, ki so integrirana na krovu samega satelita. Misija TRISAT-R predstavlja sodelovanje med Univerzo v Mariboru, podjetjem SkyLabs, Evropsko Agencijo za vesolje (ESA) ter Evropsko organizacijo za jedrske raziskave (CERN). Cilj TRISAT-R misije je analiza ioniziranega sevanja v srednji zemeljski tirnici v več znanstvenimi inštrumenti in tovori. Vsi znanstveni poskusi in tovori na krovu so preko skupnega komunikacijskega vmesnika povezani z računalnikom na krovu, ki ga poganja slovenski procesor PicoSkyFT podjetja SkyLabs:
NANOlink je komunikacijski podsistem podjetja SkyLabs, ki je osnovan na programsko definiranem radiu in na krovu satelita služi kot testno okolje za ovrednotenje zanesljivosti COTS komponent v ioniziranem okolju. Poskus je glavna tema članka, ki je opisan v nadaljevanju.
HPM je visokozmogljiv računalnik na krovu podjetja SkyLabs, ki je osnovan na procesorskem jedru RISC V, in bo na krovu satelita služil merjenju scintilacije radijskih signalov od globalnega navigacijskega satelitskega sistema GNSS z˝a namene ocenjevanja vesoljskega vremena. To je tudi prvi RISC V procesor v vesolju.
SpaceRadMon je inštrument na krovu, ki ga je razvil CERN, in bo meril posamezne sevalne dogodke v srednji zemeljski tirnici. Poskus bo pripomogel k ovrednotenju izpostavljenosti ioniziranega sevanja in z njim povezanimi odpovedmi komponent na satelitu. S pomočjo treh senzorjev bomo merili tudi absolutno prejeto ionizirano dozo (ang. Total Ionizing Dose – TID), visoko energijski Hadronski pretok (HEH fulence) in faktor spektralne trdote.
FGDOS – Floating Gate DOSimeter za vesoljske aplikacije je pametni dozimeter v obliki integriranega vezja in omogoča tridesetkrat preciznejše ocenjevanje TID-a v primerjavi z RadFET tehnologijo.
Total Ionizing Dose Monitor (TID Monitor) je modul, ki so ga razvili v Laboratoriju za elektronske in informacijske sisteme na Fakulteti za elektrotehniko, računalništvo in informatiko Univerze v Mariboru, in bo s pomočjo PIN fotodiode z veliko površino meril skupno ionizacijsko dozo. Zaradi svoje majhne velikosti je modul integriran neposredno na računalniku.
CHIMERA je eksperiment, ki ga je zasnovala ESA. Cilj poskusa je testiranje dvanajstih zaporednih pomnilnikov štirih različnih proizvajalcev.
Tehnologije integriranih vezji FPGA
Programirljiva logična vezja (ang. Field-Programmable Gate Array – FPGA) so integrirana vezja, ki podpirajo strojne aplikacije. Vezja FPGA omogočajo izvajanje Boolovih logičnih operacij s pomočjo množice med seboj povezanih logičnih programirljivih blokov. Logični bloki vsebujejo gradnike, ki izvajajo logične funkcije (kot so IN, ALI, Negacija, itd.) in sekvenčne operacije. Da gradniki izvajajo omenjene logične funkcije, je potrebno te gradnike konfigurirati z želeno logično funkcijo s pomočjo pomnilniških celic. Najbolj pogoste pomnilne celice v FPGA, namenjene konfiguraciji, so izvedene na osnovi statičnih pomnilniški celic oziroma tehnologijo SRAM (Static Random Access Memory), kar omogoča hitro in neomejeno število konfiguracij FPGA. Na trgu obstajajo tudi druge pomnilne celice namenjene konfiguraciji FPGA, kot sta tehnologiji FLASH in Anti-fuse. Slabost pomnilnih celic na osnovi tehnologije FLASH v primerjavi tehnologijo SRAM je v porabi energije in času, ki je potreben za konfiguracijo FPGA. Slaba stran pomnilnih celic s tehnologijo Anti-fuse je v enkratni konfiguraciji, kar pomeni, da FPGA podpira samo eno strojno aplikacijo, pri tem pa so lahko FLASH ali SRAM vezja konfigurirana z več različnimi strojnimi aplikacijami naenkrat. Pri komunikacijskem podsistemu NANOlink je programirljivo vezje FPGA s statičnimi pomnilniškimi celicami na osnovi SRAM tehnologije uporabljeno za zmožnost rekonfiguracije programsko definiranega radija v vesolju. V primeru uporabe na satelitu TRISAT-R bo ta modul deloval v zaprti zanki, pri tem pa se bo zmožnost rekonfiguracije v vesolju uporabila za nalaganje različnih vrst eksperimentov za zaznavanje posameznih sevalnih dogodkov.
Posamezni sevalni dogodki v vezjih FPGA
Posamezni sevalni dogodek SEE (Single Event Effects) je posledica enega visoko energijskega ioniziranega delca, ko ta trči v polprevodniško strukturo in povzroči mehke ter težje napake v integriranih vezjih. Težje napake imajo destruktivne posledice za integrirano vezje in jih poznamo kot posamezni blokirani dogodek (Single Event Latch-Up), posamezni preboj CMOS vrat (Single Event Gate Rupture – SEGR), posamezni preboj dielektrika (Single Event Dielectric Rupture – SEDR) in mnogih drugih. Poleg težjih napak se pojavljajo tudi mehke napake, ki nimajo trajnih destruktivnih posledic za integrirano vezje, toda rezultirajo kot sprememba funkcionalnosti ali v okvari informacije. Posamezna sprememba stanja SEU (Single Event Upset) spada med mehke napake in je posledica trčenja ioniziranega delca s polprevodniško strukturo. Navedeno trčenje generira presežek električnega naboja v polprevodniškem substratu in novo generirani naboj povzroči kratke tokovne konice, ki lahko spremenijo izhodno stanje kombinatorne strukture ali pomnilnika. Če dogodek SEU spremeni izhodno stanje poljubne kombinatorne strukture in se napaka širi preko ostalega digitalne strukture, govorimo o posameznem prehodnem dogodku SET (Single Event Transient). Dogodki SEU ne povzročajo samo napak na kombinatorni strukturi, ampak lahko SEU dogodek povzroči tudi spremembo shranjenega logičnega stanja v pomnilniku sekvenčnega dela logike. Spremembo stanja v pomnilni celici imenujemo posamezna sprememba stanja SBU (Single Bit Upset). V primeru, ko ionizirani delci spremenijo logična stanja v več kot eni polnilni celici, govorimo o večkratnih spremembah stanj MCU (Multy Bit Upset). Programirljiva vezja FPGA so ravno tako občutljiva na ionizirano sevanje kot vsako drugo digitalno integrirano vezje. Še posebej so dovzetna programirljiva vezja za zemeljske aplikacije na osnovi tehnologije SRAM. SEU dogodki lahko povzročijo SBU in MCU dogodke v pomnilniku za konfiguracijo kot SET dogodke na kombinatorni strukturi in SBU dogodke na sekvenčni logiki.
Možne zaščite vezji FPGA pred visoko energijskimi delci
Glede na to, da lahko ionizirani delci povzročajo SEU dogodke samo na določenem delu integriranega vezja, je mogoče te dogodke tudi izolirati s pomočjo trojne modularne redundance TMR (Triple Mode Redundancy). Tehnika TMR zaščiti digitalno strukturo pred dogodki SET in SBU, medtem ko dogodek MCU ne more biti izoliran s tehniko TMR in lahko pripelje do hujše funkcijske napake. Tehnika TMR zaščite deluje po principu potrojevanja osnovne funkcije in trojnega glasovanja. Na sliki 2 sta prikazani dve vezji, ki imata enako logično funkcijo. Razlika med danima vezjema je v TMR zaščiti, saj ima spodnje vezje potrojeno kombinatorno in sekvenčno logiko, med katerimi so vezja trojnega glasovanja. Vezje trojnega glasovanja preslika na svoj izhod prevladujoča logična stanja. V primeru vezij FPGA sama TMR zaščita ni dovolj, saj ionizirani delci lahko povzročijo dogodke SBU in MBU v pomnilniku za konfiguracijo vezja. Pomnilnik za konfiguracijo lahko zaščitimo s pomočjo pomnilniškega pregledovalnika, katerega naloga je neprestano preverjanje stanj v pomnilniku glede na referenčno vrednost in morebitno odpravljanje napake.
Uporabljene digitalne strukture za testiranje vezij FPGA
Do sedaj smo na kratko povzeli posamezne sevalne dogodke, ki vplivajo na digitalno aplikacijo vneseno v FPGA integrirano vezje ter tehnike, ki pomagajo pri odkrivanju in izoliranju nepredvidljivih SEU dogodkov v pomnilniku konfiguracije, logičnih funkcijah in sekvenčnih struktur. Ker komunikacijski podsistem NANOlink na sliki 7 med drugim vsebuje FPGA vezje na osnovi SRAM tehnologije, le-ta komponenta ni imuna na SEU dogodke povezane z radioaktivnim okoljem. Na osnovi tega je bil razvit poskus, ki preizkuša zanesljivost tovrstnih FPGA vezij v srednji zemeljski tirnici na višini 6000 kilometrih. Ob tem je potrebno povedati, da je bil podsistem NANOlink že preverjen na visoko energijsko sevanje v CERN-u in v 14 dneh preizkušanja dobil dozo radiacije ekvivalentno 176 dni v nizki Zemljini tirnici. Iz omenjenega je poskus znanstveno izjemno zanimiv, saj je možna primerjava merilnih rezultatov med preizkusi na Zemlji in ionosferi. Poskus vključuje tri različne digitalne strukture, ki imajo enako logično funkcionalnost, toda razlika je v implementirani ionizirani trdnosti oziroma tehniki zaščite. Digitalne strukture so sestavljene iz 3000 verižnih členov, osnovni verižni člen pa vsebuje eno logično funkcijo (negacijo) in eno sekvenčno strukturo (D-FlipFlop). Prva logična struktura brez TMR zaščite je ilustrirana na sliki 3. Naslednja logična struktura je predstavljena na sliki 4. Sama logična funkcionalnost je enaka kot pri predhodni strukturi z razliko, da ima dodatno TMR zaščito na nivoju sekvenčnih operacij. Zadnja logična struktura, ki se preizkuša v programirljivem logičnem vezju FPGA je na sliki 5. Logična funkcija verižnega člena ostaja nespremenjena, pri tem pa so radiacijsko utrjene tako kombinatorne kot sekvenčne komponente verižnega člena z dodatnim trojnim glasovanjem. Izhodi sekvenčnih vezji in izhod verižnega člena so povezani preko vezja trojnega glasovanja.
Kontrolna logika, ki je ilustrirana na sliki 6, skrbi za nadzor delovanja verižnih členov. Njena naloga je generiranje naključnega bitnega toka, ki jih ob vsakem pozitivnem robu taktnega signala pomakne verižne člene. Poleg generiranja naključnih nizov preverja tudi, če se izhodni niz iz verižnih členov ujema z vhodnim. V primeru, da kontrolna logika odkrije razliko med vhodnim in izhodnim nizom bitov, kontrolna logika zazna dogodek kot napako in poveča števec napak. Do samega poskusa se dostopa preko serijskega perifernega vodila (SPI), ki je povezan z blokom registrov. Preko bloka registrov lahko krmilimo poskus ter dostopamo do trenutnih statusov, kot so število najdenih napak, izbran poskus in lokacija napake. Dodatno pa lahko s pomočjo komponente SEM (Soft Error Mitigation) zaznamo napako v konfiguraciji vezja FPGA zaradi dogodkov SBU ali MBU. Komponenta SEM je mehko jedro, ki nadzornemu delu omogoča dostop do pomnilnika konfiguracije. Za komunikacijo s komponento SEM se uporablja univerzalen asinhron sprejemno-oddajni vmesnik UART (Universal Asynchronous Receiver/Transmitter). Kontrolna logika je izvedena s slovenskim procesorjem PicoSkyFT, ki je bil že večkrat preverjen v visoko energijskih okoljih tako v vesolju, kot na Zemlji, in je tudi kvalificiran za vesoljske aplikacije s strani ESA. Procesorsko jedro PicoSkyFT kontrolira in krmili delovanje poskusa ter hkrati shranjuje zaznane napake v vgrajen zanesljiv pomnilnik. V tem pomnilniku so shranjene tudi različne konfiguracije digitalnih struktur, ki se glede na izbiro preizkusa naložijo v programirljivo vezje FPGA.
Ker smo na TRISAT-R satelitu omejeni z energijo ter posledično procesorsko močjo, se aktivni eksperiment izbira preko komunikacije z zemeljsko postajo. Eksperiment se lahko zažene tudi na točno določenem področju v zemljini tirnici, pri tem pa se vsi med preizkusom pridobljeni podatki hranijo na računalniku na krovu in se ob preletu zemeljske postaje v Mariboru pretočijo na Zemljo na nadaljnjo obdelavo in analizo.
Povzetek
Misija TRISAT-R nam omogoča izvajanja eksperimenta v srednji zemeljski orbiti na višini 6000 kilometrov. Ciljno preizkušano okolje je programirljivo logično vezje FPGA na osnovi konfiguracije s tehnologijo SRAM. Vse tri preizkusne logične strukture imajo enako logično funkcijo, se pa razlikujejo po radiacijski trdnosti. S predlaganimi logičnimi strukturami bomo karakterizirali programirljivo vezje FPGA in pridobljene rezultate primerjali s podatki, ki smo jih pridobili v relevantnih laboratorijskih okoljih povišanega sevanja na Zemlji, kot na primer CERN.
Avtor: Klemen Bravhar
