Drage bralke in dragi bralci, avtor Francesco piše zelo zanimive prispevke o EMC problemih, na katere je naletel kot strokovnjak za EMC meritve. Ob tem, ko opiše težavo, napiše tudi rešitev, kako se rešiti EMC težav.
Avtor: Francesco Poderico, Neutronix Ltd
Kako postaviti vie pri blokirnih kondenzatorjih
Ko namestimo blokirne kondenzatorje na tiskano vezje, lahko na ESL zaporedno induktivnost kondenzatorja vpliva več dejavnikov. Ali jo lahko kakor koli zmanjšamo pri načrtovanju našega tiskanega vezja ali pri izbiri ohišja kondenzatorja?
Da, nekaj stvari lahko storimo. Začnimo z ohišjem kondezatorja. Na splošno velja, da čim manjše je ohišje, tem manjša je ESL (ekvivalentna serijska induktivnost). To lahko enostavno preverite z vpogledom v podatkovne liste kondenzatorjev. Vendar pa nisem videl veliko aplikacijskih zapiskov, ki bi razložili optimalen način načrtovanja TIV z blokirnim kondenzatorjem. In kar je najhuje, nisem videl aplikacijskih zapiskov, ki bi razložili, zakaj je načrtovanje TIV na sliki A boljše od načrtovanja na sliki B.
Kot pogosto, bom to razložil s primerom. Oglejmo si risbo, ki sem jo narisal. Če se spomnite, kaj smo se učili v šoli ali na univerzi, se boste strinjali, da manjša kot je tokovna zanka, ki jo ustvarimo, manjša je ESL. Tako lahko vidite, da ima kondenzator v zgornji strani TIV manjšo ESL kot kondenzator v spodnji strani, ker je razdalja med kondenzatorjem in plastema VDD/GND manjša. Prav tako morate videti, da je postavitev vie na strani priključka boljša od postavitve na robovih (naredimo manjšo zanko).
Na splošno je torej ESL odvisen od:
- fizične dimenzije vie (tu ni obravnavana)
- položaja vij na TIV (v povezavi s ploščicami)
- razdalje med ravninama GND/Vdd (čim daljša, tem slabša)
Upam, da ste uživali! Lep pozdrav do naslednjič!
Povzeto po:
https://bit.ly/3RXQq0o
